台积电16纳米FinFET制程明年到来
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| 台积电16纳米FinFET制程明年到来 |
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作者：佚名 转贴自：中电网 点击数：288 更新时间：2012-10-23 文章录入：pecker
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台积电在10月16日的年度大会中，宣布制订了20nm平面、16nmFinFET和2.5D发展蓝图。台积电也将使用ARM的第一款64位元处理器V8来测试16nmFinFET制程，并可望在未来一年内推出首款测试晶片。台积电与其合作伙伴们表示，用于20nm和16nmFinFET的双重图形技术对晶片设计人员带来了极大挑战。台积电的发展蓝图大致与竞争对手Globalfoundries类似，都希望能在明年启动20nm制程，2014开始14nmFinFET制程。
一家类比IP供应商表示，该公司首个20nm设计的模组尺寸太大，让客户感到失望。因此，他们不得不重新设计包括USB模在内的IP──这让他们多花了一年时间──用于处理双重图形，同时将面积减少了25%～30%。
重新设计USB是必要步骤，因为20nm制程仅支援1.8V的电晶体。而USB必须支援5V和3.3V操作电压。
EDA产业的高层表示，现在要比较台积电的16nmFinFET与Globalfoundries等竞争对手有何异同还言之过早。虽然已经有一些早期测试架构出现，但代工厂们才刚刚针对其FinFET制程发布早期设计规则手册。
TSMC的16nmFinFET制程在后端部份大致与其20nmhigh-K金属闸极SoC制程相同，台积电研发副总经理侯永清(CliffHou)对《EETimes》表示。其他公司也预期将采用类似做法，即混合14nm和16nmFinFET架构与其后端的20nm和22nm制程。
通过将14nm和16nmFinFET架构与20nm和22nm的后端制程“嫁接”，代工厂的每个技术节点便可望避免复杂和昂贵的三倍或四倍图案微影需求。
Cadence公司针对目标代工厂的自动产生客制设计流程的方式预期将能像电晶体般地处理FinFET。但尽管如此，仍有部份设计师，特别是从事类比和混合讯号模组设计如USB等的设计师，预计都得为了FinFET重新设计其核心。
台积电的目标是明年1月推出16nm制程的晶片设计套件，并在1月底以前发布首个功能IP模组，如标准单元和SRAM模组等。该公司自2013年11月起将展开所谓的16nm“风险生产”。在开始生产过后的4～5季后便会开始投产。
FinFET制程与20nm制程一样，都有相同的漏电流特点。但前者可提供高达35%的性能提升，而且相较于20nm制程，总功耗可降低多达35%，侯永清表示。 |
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